Resumen: La verificación de hardware asistida por LLM está ganando una atención sustancial debido a su potencial para reducir significativamente el costo y el esfuerzo de elaborar bancos de prueba efectivos. También sirve como un habilitador crítico para el diseño de lenguaje de hardware de extremo a extremo asistido por LLM. Sin embargo, las LLM actuales existentes a menudo luchan con la generación de código del nivel de transferencia de registro (RTL), lo que resulta en bancos de prueba que exhiben errores funcionales en la lógica de lenguajes de descripción de hardware (HDL). Motivado por el sólido desempeño de LLM en la generación de código de Python bajo estrategias de muestreo de tiempo de inferencia, y sus capacidades prometedoras como agentes de juez, proponemos un sistema de agente múltiple de generación total de la generación de programas para una verificación RTL robusta. PRO-V incorpora una estrategia de muestreo iterativa mejor eficiente para mejorar la corrección de los bancos de prueba generados. Además, presenta un marco de validación de ayuda LLM-AS-A-Judge con una tubería de generación automatizada. Al convertir el análisis estático basado en reglas del compilador en lenguaje natural a través del aprendizaje en contexto, esta tubería permite a LLMS ayudar al compilador a determinar si las fallas de verificación provienen de errores en el diseño RTL o el banco de pruebas. Pro-V alcanza una precisión de verificación del 87.17% en las implementaciones de RTL dorado y el 76.28% en mutantes RTL. Nuestro código es de código abierto en esta URL HTTPS.
Publicado Originalme en rss.arxiv.org El 16 de junio de 2025.
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