Resumen:Si bien los avances recientes en los modelos de lenguajes grandes (LLM) se han mostrado prometedores en la generación de código y la automatización de tareas, desafíos importantes obstaculizan la realización de la automatización de la verificación funcional de un extremo a otro. Estos desafíos incluyen (i) precisión limitada en la generación del código de verificación Verilog/SystemVerilog, (ii) la fragilidad de los LLM al ejecutar flujos de trabajo de verificación complejos de varios pasos y (iii) la dificultad de mantener la coherencia de la verificación entre especificaciones, modelos de cobertura y casos de prueba en todo el flujo de trabajo.
Para abordar estos desafíos, proponemos UCAgent, un agente de extremo a extremo que automatiza la verificación funcional a nivel de bloque de hardware basándose en tres mecanismos centrales. Primero, establecemos un entorno de verificación Python puro utilizando Picker y Toffee para evitar depender del código de verificación SystemVerilog generado por LLM. En segundo lugar, presentamos un flujo de trabajo de verificación detallado configurable de 31 etapas para guiar el LLM, donde cada etapa es verificada por un verificador automatizado. Además, proponemos un Mecanismo de etiquetado de coherencia de verificación (VCLM) que asigna etiquetas jerárquicas a los artefactos generados por LLM, mejorando la confiabilidad y trazabilidad de la verificación.
Los resultados experimentales muestran que UCAgent puede completar la verificación automatizada de un extremo a otro en múltiples módulos, incluidos UART, FPU y módulos divisores de enteros, logrando hasta un 98,5 % de cobertura de código y hasta un 100 % de cobertura funcional. UCAgent también descubre defectos de diseño no identificados previamente en diseños realistas, lo que demuestra su potencial práctico.
Publicado originalmente en export.arxiv.org el 29 de marzo de 2026.
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